晨光
暗夜
晨光
极光
Bilingual Paper Reading · 中英对照精读

深度学习预测 SRAM 布局前寄生电容

准大一 · 集成电路设计与集成系统 × AI+EDA × 存储器设计 —— 寄生电容预测精读材料
原文：arXiv:2507.06549 2025年7月9日发布 arXiv 预印本（cs.LG, cs.AR, eess.SY） SRAM × 寄生预测 × GNN × Focal Loss 附英文摘要朗读音频

一、论文档案

英文标题Deep-Learning-Based Pre-Layout Parasitic Capacitance Prediction on SRAM Designs
中文标题基于深度学习的 SRAM 设计布局前寄生电容预测
作者沈珊, 杨定成, 谢雨阳, 裴春燕, 喻文健, 余备（机构未在素材中标注）
发布时间2025年7月9日（v1）｜分类：cs.LG（机器学习）、cs.AR（计算机体系结构）、eess.SY（系统与控制工程）
原文链接arxiv.org/abs/2507.06549
一句话概括版图还没画，先用「GNN 分类器 + MLP 回归器」两阶段模型把 SRAM 的寄生电容预测出来——误差最多降 19 倍，仿真提速最高 598 倍。
💡 为什么选这篇给你：① SRAM 是 SoC 里的「能耗大户」，定制 SRAM 是集成电路设计的典型硬骨头；② AI+EDA 是当前芯片设计最热的方向之一，这篇把「图神经网络 + 类别不平衡 + Focal Loss」讲得完整又实用；③ 结果数字非常硬核：4 个真实 SRAM 设计、误差最多降 19 倍、仿真提速最高 598 倍。

二、核心术语表（先扫一遍再读正文）

英文术语中文大白话解释
parasitic capacitance寄生电容导线、晶体管之间「不想要但客观存在」的电容，先进工艺下对电路性能影响巨大。
pre-layout / post-layout布局前 / 布局后画版图之前（只有原理图）与画完版图之后的两个设计阶段；两者仿真结果往往差异明显。
SRAM静态随机存取存储器片上缓存/存储的主力结构，速度快但面积大、漏电多，是 SoC 能效优化的重点对象。
SoC片上系统把 CPU、存储、外设等集成到一颗芯片上的系统级芯片。
GNN (Graph Neural Network)图神经网络把数据当「图」（节点 + 边）来学习的神经网络，适合电路网表这种天然图结构。
MLP (Multi-Layer Perceptron)多层感知机最经典的前馈神经网络，本文用它做寄生电容的数值回归。
class imbalance类别不平衡不同类别样本数量悬殊——本文里海量内部连线电容极小，极少数网络电容很大。
Focal Loss焦点损失专门压制「简单负样本」权重的损失函数，让模型把注意力放在难分类的少数样本上。
easy negatives简单负样本绝大多数网络（如存储单元内部连线）寄生很小、很容易被正确分类，几乎不提供学习信号。
net网络（节点）电路里互相连通的导线集合；每个 net 都有寄生电容需要预测。
subcircuit子电路原理图里被封装复用的模块（如存储单元阵列），把它的信息嵌入图可以反映电路层级结构。
schematic netlist原理图网表用文本描述的电路连接关系；本文用「带预测寄生参数的网表」直接做布局前仿真。
design rule设计规则工艺厂规定的几何约束（线宽、间距等），是版图能否制造的前提。
routing布线在版图中连接各器件的过程；SRAM 数据线密集，布线非常复杂。
near-threshold SRAM / compute-in-memory SRAM近阈值 SRAM / 存内计算 SRAM两种高能效 SRAM 结构：前者工作在近阈值电压下省电，后者直接在存储器里做计算。

三、摘要中英对照（精读核心）

🎧 音频在文末，可先听一遍原文再读；每个英文句都配了逐句翻译。

摘要 Abstract

EN · 原文
To achieve higher system energy efficiency, SRAM in SoCs is often customized.
CN · 翻译
为了更高的系统能效，SoC 中的 SRAM 常常被定制化设计。
EN · 原文
The parasitic effects cause notable discrepancies between pre-layout and post-layout circuit simulations, leading to difficulty in converging design parameters and excessive design iterations.
CN · 翻译
寄生效应导致布局前与布局后电路仿真结果显著不一致，造成设计参数难以收敛、设计迭代次数过多。
EN · 原文
Is it possible to well predict the parasitics based on the pre-layout circuit, so as to perform parasitic-aware pre-layout simulation?
CN · 翻译
能不能仅凭布局前电路就较好地预测寄生参数，从而进行「寄生感知」的布局前仿真？
EN · 原文
In this work, we propose a deep-learning-based 2-stage model to accurately predict these parasitics in pre-layout stages.
CN · 翻译
本文提出一个基于深度学习的两阶段模型，在布局前阶段准确预测这些寄生参数。
EN · 原文
The model combines a Graph Neural Network (GNN) classifier and Multi-Layer Perceptron (MLP) regressors, effectively managing class imbalance of the net parasitics in SRAM circuits.
CN · 翻译
模型结合图神经网络（GNN）分类器与多层感知机（MLP）回归器，有效处理 SRAM 电路网络（net）寄生的类别不平衡问题。
EN · 原文
We also employ Focal Loss to mitigate the impact of abundant internal net samples and integrate subcircuit information into the graph to abstract the hierarchical structure of schematics.
CN · 翻译
我们还采用Focal Loss来削弱海量内部网络样本的影响，并把子电路信息融入图结构，以抽象出原理图的层级结构。
EN · 原文
Experiments on 4 real SRAM designs show that our approach not only surpasses the state-of-the-art model in parasitic prediction by a maximum of 19X reduction of error but also significantly boosts the simulation process by up to 598X speedup.
CN · 翻译
在 4 个真实 SRAM 设计上的实验表明：我们的方法不仅在寄生预测上超越 SOTA 模型（误差最多降低 19 倍），还显著加速仿真过程（提速最高 598 倍）。

关键词 Keywords：Parasitic Capacitance 寄生电容 ｜ SRAM ｜ GNN 图神经网络 ｜ Focal Loss 焦点损失 ｜ Pre-Layout Prediction 布局前预测

四、引言精选（为什么这个问题重要）

① SRAM 定制：高性能片上存储，但迭代成本极高

EN · 原文
SRAM customization involves adjustments in the topology and size of the memory cell, peripheral circuits, timing, and controller design. To ensure the stability of the chip's functionality and its final yield, it is crucial to simulate and evaluate various performance metrics, such as read/write delay, power consumption, and failure probabilities during the design procedure. Once the SRAM performance falls short of expectations, significant time and labor are required for iterative design modifications. This process adds complexity to customizing the SRAM IP and results in prolonged design cycles.
CN · 翻译
SRAM 定制涉及存储单元拓扑与尺寸、外围电路、时序及控制器设计的调整。为保证芯片功能稳定与最终良率，设计过程中必须仿真评估读写延迟、功耗、失效概率等各项性能指标。一旦 SRAM 性能不达标，就需要投入大量时间与人力进行迭代设计修改——这让 SRAM IP 定制更加复杂，设计周期被显著拉长。

② 前后端仿真的鸿沟：寄生效应不容忽视

EN · 原文
In traditional design workflows, designers proceed with circuit design and optimization based on pre-layout simulations. They then perform verification using post-layout simulations after completing the layout drawing. However, with advanced technologies adopting smaller transistor sizes and lower operating voltages, there's a notable decrease in transistor driving ability. Consequently, the parasitic effect becomes too significant to be overlooked. This disparity leads to a substantial gap between pre-layout and post-layout simulation results, making it challenging to ensure the final circuit performance.
CN · 翻译
传统流程中，设计师基于布局前仿真做电路设计与优化，画完版图后再用布局后仿真做验证。然而，先进工艺采用更小的晶体管尺寸与更低的工作电压，晶体管驱动能力显著下降，寄生效应大到不可忽视——这导致布局前与布局后仿真结果差距巨大，最终电路性能难以保证。

③ 核心难点：寄生电容的「类别不平衡」

EN · 原文
Recently, numerous studies have employed machine learning as a potent tool for predicting parasitic effects in electronic design. However, training accurate ML-based models is often hindered by the class imbalance of parasitic capacitance. As illustrated in Figure 1, the distribution of net capacitance shows a prominent imbalance, with values ranging from 0.01 fF to 100 pF. There are over 106 nets in the second bin of SP8192W SRAM, predominantly internal connections in memory cells. This imbalance presents two problems: (1) the training process becomes inefficient, as the majority of nets are "easy negatives" that offer little to no valuable learning signal; (2) these easy negatives can dominate the training process, potentially leading to the development of ineffective models.
CN · 翻译
近来大量研究把机器学习当作预测电子设计寄生效应的有力工具。然而，训练准确的 ML 模型常被寄生电容的类别不平衡阻碍：如图 1 所示，网络（net）电容分布极不均衡，数值跨度从 0.01 fF 到 100 pF；SP8192W SRAM 的第二个分箱里就有超过 10⁶ 条网络，绝大多数是存储单元的内部连线。这种不平衡带来两个问题：(1) 训练低效——大多数网络是「简单负样本」，几乎不提供有价值的学习信号；(2) 这些简单负样本会主导训练过程，可能训练出无效的模型。
💡 这是全文最值得先想清楚的一句：“the majority of nets are ‘easy negatives’ that offer little to no valuable learning signal”——数据量最大的部分反而最没信息量。做 AI+EDA 时，先看数据分布，再决定模型结构，比直接上大模型重要得多。

五、论文贡献（2 个要点）

EN · 原文
1. A unique 2-stage model. We propose a unique 2-stage model, consisting of a Graph Neural Network (GNN) classifier and multiple Multi-Layer Perceptron (MLP) regressors, and the corresponding training strategy. We implement Focal Loss as the loss function of the classifier to further reduce the overwhelming effect of easy negatives. Subcircuit information is also integrated into the graph, effectively mirroring the hierarchical structure found in schematics. Our experimental results demonstrate that the 2-stage model achieves an accuracy improvement ranging from 2.5X to 19X over the state-of-the-art model, while also reducing both training and inference time.
CN · 翻译
1. 独特的两阶段模型。提出由 GNN 分类器与多个 MLP 回归器构成的两阶段模型及配套训练策略；用 Focal Loss 作分类器损失以进一步削弱简单负样本的压倒性影响；把子电路信息融入图结构，真实反映原理图的层级结构。实验表明，两阶段模型相比 SOTA 模型精度提升 2.5 倍到 19 倍，同时训练与推理时间都更短。
EN · 原文
2. Targeting large-scale memory circuits. The proposed method stands out from existing parasitic prediction models that primarily focus on small-scale analog circuits, as it targets large-scale memory circuits. By simulating the schematic netlist with the predicted parasitics, we achieve a significant speedup, up to 586X, compared to the simulations using the post-layout netlist. This approach substantially benefits the large-scale memory circuit design. The versatility of the proposed method also makes it naturally suitable for other downstream tasks. This includes design space exploration and expedited design updates.
CN · 翻译
2. 面向大规模存储器电路。现有寄生预测模型主要针对小规模模拟电路，而本方法瞄准大规模存储器电路：用带预测寄生的原理图网表做仿真，相比用布局后网表仿真提速最高 586 倍。该方法对大规模存储器设计收益显著，其通用性也使其天然适用于其他下游任务，包括设计空间探索与快速设计迭代。

六、结论中英对照

EN · 原文
This paper presents a novel method to train a 2-stage model based on GNN and MLP for predicting parasitic capacitances in SRAM designs. This model well handles the class imbalance of net parasitics in SRAMs, and thus outperforms the existing state-of-the-art model.
CN · 翻译
本文提出一种训练基于 GNN 与 MLP 的两阶段模型的新方法，用于预测 SRAM 设计中的寄生电容。该模型很好地处理了 SRAM 网络寄生的类别不平衡，因而超越了现有 SOTA 模型。
EN · 原文
In the future, the proposed method will be extended to complete RC prediction and integrated into circuit optimization algorithms of energy-efficient SRAM design.
CN · 翻译
未来，该方法将扩展到完整的 RC（电阻-电容）预测，并集成进高能效 SRAM 设计的电路优化算法中。

七、编者解读：这篇论文到底讲了什么（大白话版）

  1. 问题：SRAM 定制时，设计参数是按「布局前仿真」调的，但真正效果由「布局后仿真」决定——两者差在寄生电容。差距一大，就要反复改版图，迭代周期极长、人力成本极高。
  2. 做法：干脆在布局前就用深度学习预测寄生电容：GNN 把电路图当「图」来学（还嵌入了子电路层级信息），先让分类器判断「这个网络要不要重点处理」，再用多个 MLP 回归器分别预测电容值；Focal Loss 专门压制海量「简单负样本」（存储单元内部那些几乎为零的电容）。
  3. 结果：4 个真实 SRAM 设计（Ultra8T、Sandwich-RAM、SP8192W 等）上，预测误差比 SOTA 最多降 19 倍；用预测寄生参数替代布局后网表仿真，提速最高 598 倍（摘要数字；引言正文同一实验记为 586X）。
  4. 最值钱的观点：「把版图后的代价搬到版图前」——用 ML 把仿真最昂贵的环节提前消化，这是 AI+EDA 的大方向；而「类别不平衡」在电路数据里无处不在，Focal Loss 是通用解法。
  5. 边界：目前只预测电容 C，还没覆盖电阻 R；未来要做完整 RC 预测，并接入电路优化闭环。这也意味着后续工作空间很大。
🎯 对保研的启示：这篇论文是「数据驱动的 EDA」范式的极佳样例——先指出数据分布的病（类别不平衡），再针对性地设计模型（两阶段 + Focal Loss），最后用硬核指标（19X、598X）收尾。面试时讲这个逻辑链条，比罗列模型名词更有说服力。

八、给准大一的阅读路线图 & 延伸方向

📖 怎么读这篇论文（三遍法）

  1. 第一遍（10 分钟）：只读摘要和术语表，回答三个问题——问题是什么？方法是什么？结果是什么？
  2. 第二遍（20 分钟）：读引言 + 结论，重点体会「为什么布局前预测寄生是刚需」「类别不平衡为什么致命」以及「Focal Loss 为什么能治它」。
  3. 第三遍（30 分钟）：读引言与结论的英文原文，跳过公式和编号只看文字；把 GNN、MLP、Focal Loss、net、subcircuit 在术语表里对号入座；想一想：如果让你预测「延迟」而不是「电容」，模型要改哪里？

🚀 这个方向你能延伸做什么

九、英文摘要朗读（练听力用）

先盲听一遍→再看对照稿→再听一遍。目标是听出每个数字（4 个真实 SRAM 设计、19X、598X）和术语（parasitic、GNN classifier、MLP regressors、class imbalance、Focal Loss）。